sii9000 发表于 2021-4-29 00:00

pads logic 画线防连接不好方法



建元件时，开始设计电气栅格为100，即G100.显示栅格也设计为100，即GD100.




建好元件后，在画走线时也要设计电气栅格为100，即G100.显示栅格也设计为100，即GD100.
这样走线时元件就会在栅格点上了，就能保证走线不会开路了。




注意建元件的步骤，要在建CAE封装时就设计好电气栅格(G100)
即使CAE的元件外型要画小一点，可以更改电所栅格（为G50)，但是在放元件管脚时一定要改为G100

huangweiqiao 发表于 2021-4-29 08:12

loongtotem 发表于 2021-4-29 08:37

小鑫鑫 发表于 2021-4-29 08:38

danqpm 发表于 2021-4-29 09:54

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