逆天PCB论坛's Archiver
论坛
›
Allegro|OrCAD
› Cadence15.7中DRC检查以及网表输出
universon
发表于 2013-7-22 14:19:57
Cadence15.7中DRC检查以及网表输出
本人 在学习 于博士的cadence15.7视频时,在输出网表遇到了如下的错误 ,请各位大侠们帮帮我 ,是出了什么问题呢?我用的版本是16.6的
ERROR(ORCAP-2207): Check Bus width mismatch
hlhw1989
发表于 2013-8-7 19:35:22
该死的业务,老子记住你了
页:
[1]
查看完整版本:
Cadence15.7中DRC检查以及网表输出