多电源域电源噪声耦合的DIE+PKG+PCB系统级PI研究
摘要 本文针对不同电源分配网络（PDN）之间的电源噪声耦合问题展开系统级研究。研究对象为基于大型可编程片上系统（SoC）器件的系统，这类器件广泛应用于人工智能、云计算、物联网等前沿领域。SoC芯片集成了诸多电源需求、限制及要求各异的模块，这些模块需并行运行并相互交互，使得系统电源完整性的保障面临挑战，尤其是通过共享返回路径的噪声耦合（即“地弹”）问题更为棘手。本研究涵盖pre silicon建模、硬件验证及相关性分析等环节。 引言 在大规模Soc芯片中，不同模块可能共享同一电源，确定电源应力的最坏情况并保证系统在该场景下的稳健性并非易事。此外，由独立电源供电的模块间的相互作用已不可忽视。其中一种极端场景是主电源完全掉电：在传统异构系统中，主电源掉电会导致系统整体关机，无需考虑后续性能；但在复杂MPSoC系统中，大型模块可被关闭，而其他由独立电源供电的电路仍需正常工作。 由于不同模块通常由专业团队独立设计，需进行精细集成。因此，开展系统级研究以识别潜在干扰源与受扰电源至关重要，需确保即使干扰源电路出现异常（如关机），耦合至受扰电源的电压噪声仍不超过安全阈值。 为模拟不同电源域间的电压噪声耦合，需开发相应方法。该研究需考虑系统各层级（芯片、封装、PCB）的耦合：若敏感电源在硅片内隔离良好，可采用简化集总模型表示片上PDN；若大型分布式电源无法完全隔离且共享接地较多，则需采用ANSYS芯片电源模型（CPM）捕捉芯片级噪声耦合。 系统级PDN建模方法 系统级电源模型主要包含三部分：电路板、封装与芯片，电压调节器建模暂不在本文讨论范围内。模型各部分对电源噪声的贡献不同，需采用差异化处理方式，但总体思路是通过行为模型（s参数）或等效电路表征各组件，并将其整合为可用于小信号或瞬态分析的系统级模型。系统级PDN模型的一般架构如图1所示。图 1. 系统级电源分配网络（PDN）模型的总体架构PCB、封装与芯片PDN•板级与封装级：基于布局的s参数模型。•芯片级：传统方法常采用集总RC电路表示芯片PDN，但该方式已被认为过于简化。实际上，集总模型在芯片级耦合可忽略时仍适用于小型电源；若片上PDN对耦合噪声影响显著，则需采用分布式模型，本研究采用ANSYS CPM流程构建分布式芯片级PDN模型，以捕捉共享返回路径引发的噪声耦合。瞬态电流负载建模 本研究聚焦电源噪声的时域特性，瞬态分析需通过瞬态电流负载在PDN系统中激发电压噪声。然而，获取系统级事件的详细电流曲线极为困难，即便为可编程MPSoC的单一模块定义合理的最坏情况场景也颇具挑战。因此，多数情况下采用基于阶跃函数的简化模型。
案例研究A. 敏感且高隔离度电源案例 我们的第一个案例研究考虑了一个对噪声非常敏感的模拟系统。常见的做法是尝试将此类系统的电源与任何潜在的干扰源完全隔离。 该系统的电源有四个不同的部分。为简单起见，我们将受害者电源称为“电源A”。在硅片中，电源A的电源迹线与所有其他电源分配网络保持足够大的距离，以防止任何电源到电源的耦合。除此之外，与电源A相关的接地被分离(沟槽隔离)，以防止与其他电源共享返回路径。有了所有这些措施，我们可以安全地假设电源A和芯片级的任何干扰源之间不会有任何电压噪声耦合。此外，A足够小，我们不必担心任何分布式效应。在这种情况下，我们可以使用集总RC模型来表示A PDN的片上部分。 自然担心敏感模拟模块受到来自其他模块的大型噪声电源的任何潜在耦合。设计人员可以确保芯片中没有耦合，但是封装和PCB是另一回事。通过仔细的布局规划和保持电源平面之间所需的间距，可以减少或有效消除封装和板中的电源到电源耦合。另一方面，接地往往是公共的，以确保返回路径的低电感。 电源A最危险的干扰源是电源B，系统中最大的电源域。电源B为多个模块供电。基于尺寸和与受害者电源的接近程度，我们在模型中包括了两个模块。电源B很大且分布式，但由于我们对受害者电源使用集总RC模型，因此对干扰源也使用相同的模型是有意义的。模型设置如图2所示。 图2. 电源A和B的系统级PDN模型。假设两者之间的片上隔离完美1. 隔离设计•芯片级：敏感模拟系统的电源A与其他PDN保持足够物理间距，并通过沟槽隔离其接地，以避免电源间及返回路径的耦合。•封装与板级：通过布局规划分离电源平面以减少电源间耦合，接地则保持共用以降低返回路径电感。 2. 模型构建•电源A：采用集总RC模型（芯片级）。•电源B：作为最大电源域，为两个模块供电（模块1为硬ASIC风格，采用真实/合成电流剖面；模块2为可编程模块，采用两阶段阶跃剖面），同样采用集总RC模型。•封装与板级：基于布局的s参数模型，并评估封装地平面开槽的影响（如图2、图3所示）。模块1和2非常不同。模块1是一个“硬”ASIC风格的模块，因此为图2中的I_Block 1模型获得合理的实际最坏情况电流模式相对容易。事实上，我们在研究中使用了两种场景：一种更合理的实际场景和一种诱导更多瞬态噪声的合成同步情况。模块2是一个灵活的可编程模块。为此类模块设计电流曲线总是具有挑战性的。在我们的研究中，我们使用了简化的两阶段阶梯状曲线。我们的模拟中使用的电流曲线的形状如图3所示。图3. 电源B中两个干扰源模块的电流曲线 图4. 带有开槽接地平面的封装的简化表示有人提议采取额外措施来减少通过共享返回路径的耦合。为了进一步将电源A与电源B中的干扰源隔离，封装中的接地平面可以沿着电源A的边界开槽，如图4中的红线所示。在整个封装中开槽接地将导致A的返回路径电感增加。相反，可以在CORE上方的封装层中创建隔离。然后，接地在CORE下方连接在一起。在我们的研究中，我们评估了开槽接地对A和B之间耦合量的影响。 我们的模拟结果如图5所示。我们有两种情况：带有组合接地平面的封装，以及核心上方封装层中带有开槽接地的封装。在这两种情况下，我们首先应用模块1的实际电流曲线，然后用合成最坏情况进行测试。3. 仿真结果•噪声幅值：组合地平面下，真实场景耦合噪声为1.1mV，最坏情况为1.4mV；地平面开槽后，噪声分别降至0.47mV与0.58mV，降噪幅度超50%（如图4、表1所示）。•噪声特征：电流上升阶段耦合噪声约120-150μV，静态IR压降为主要噪声来源。图5. 耦合电压噪声。隔离良好的电源A情况的模拟结果 图6. 电源A耦合噪声数字总结B. 大型分布式电源案例 将小型敏感电源与大型噪声电源隔离的问题相对常见。然而，大型SoC器件的发展带来了不同的挑战。更加棘手的情况是有几个能够产生大瞬态电流的分布式电源。每个电源为芯片不同区域的多个模块供电。在这种情况下，不可能在系统的任何部分为每个电源安排专用的返回路径。我们必须使用PDN片上部分的分布式模型，该模型捕获不同电源之间的耦合，特别是通过公共接地的电压噪声耦合。 在我们的研究中，我们使用ANSYS芯片电源模型(CPM)来建模芯片级PDN。ANSYS CPM利用全芯片时域和交流分析技术，在各种工作模式下创建芯片的紧凑且高度准确的电气表示。它对整个芯片电源传输网络(PDN)进行建模，包括器件级(开关、泄漏)和寄生信息，以创建基于SPICE的模型，其端口位于芯片级凸块或焊盘处。它准确地表示了芯片从直流到多GHz的宽频率范围的电响应。 再一次，我们可以将一个电源视为受害者(称为“电源A”)，另一个视为干扰源(“电源B”)。我们使用ANSYS RedHawk工具从芯片布局中提取电源A和B的CPM。提取的结果是分布式SPICE兼容网表。在提取的等效电路中没有定义绝对全局接地节点。该模型维护电源A和B的局部电源和接地端口。 我们希望保持在前面子部分中描述的建模方法的一般框架内。该方法依赖于对封装和PCB使用基于s参数的模型。所有组件模型都在Keysight ADS工具中组装，并执行系统级瞬态仿真。为了保持相同的流程，我们将芯片CPM转换为s参数。在s参数格式中，芯片PDN模型获得与系统级模型的其他组件共用的全局绝对接地参考。通过共享接地的耦合路径被保留，但现在所有电压噪声都表现为电源噪声。系统级模型设置如图7所示。 我们有兴趣对电源B中的特 33 定高电流事件进行建模。系统的架构允许完全关闭域B中的所有模块，而由A供电的电路必须保持功能。我们确定了一种可能的(尽管不太可能)场景，其中电源B将在很短的时间内从高活动(高电流)状态直接过渡到关闭状态。这样的关闭将在电源B中产生大的瞬态电流尖峰。虽然B中的电路性能不是问题，但B中的事件可能会在电源A中引入电压噪声，并可能。我们必须验证出现在电源A中的耦合噪声不超过既定的安全限制。图7. 两个大型分布式电源A和B情况的系统级模型设置电源B为大量可编程逻辑供电。确切的用例取决于应用。很难预测所考虑事件的详细电流特征。我们简化模型以表示如图8所示的10ns内从110A到零的电流下降图8. 电源B中关闭事件的电流曲线 1. 建模挑战大型分布式电源为芯片多区域模块供电，无法为各电源分配独立返回路径，需采用分布式模型捕捉通过公共接地的电压噪声耦合。 2. 模型构建•芯片级：使用ANSYS RedHawk提取电源A/B的CPM分布式模型，并转换为s参数以集成至系统模型。•封装与板级：s参数模型，模拟电源B从110A/10ns快速关断对电源A的影响（如图5、图6所示）。 3. 模拟结果•噪声贡献：电源A总耦合噪声19mV，其中芯片级贡献3mV（16%），封装级7mV，板级9mV（如表2所示）。•关键结论：PCB与封装是主要耦合源，芯片级耦合不可忽视。系统级仿真的结果如图9所示。耦合噪声在芯片凸块级测量。由于模型中没有 VRM，因此测量中包含了 PCB 的 IR 压降。在实际系统中，稳压器会在封装 BGA 层面补偿电路板的压降。图 9. 电源 A 中的耦合电压噪声我们希望了解系统中每个组件对整体噪声的贡献。我们创建了额外的模型，其中电源 A 和 B 要么在 PCB 层面解耦，要么在封装和 PCB 层面都解耦。该研究的结果如图 10 所示。图 10. 系统不同组件对耦合噪声的贡献从图 9 和图 10 的结果中，我们可以推导出系统中每个组件对耦合噪声总值的贡献，并整理出如图 11 所示的总结。显然，为了简化，我们假设叠加原理适用于我们的系统。从图 10 的总结中可以看出，PCB 和封装是耦合的主要来源，并且贡献了大致相等的噪声量。芯片中的耦合并非微不足道，但芯片仅负责整体噪声的 16%图 10. 系统不同组件对耦合噪声的贡献 系统级电源完整性设计方法总结（一）建模方法
[*]分层建模策略
[*]芯片级：根据电源特性选择模型。对于隔离良好的小型敏感电源，采用集总RC模型；对于大型分布式电源且片上耦合显著的情况，采用ANSYS CPM分布式模型，以捕捉共享返回路径引发的噪声耦合。
[*]封装与板级：基于布局生成s参数模型，表征其对电源噪声的贡献。
[*]模型整合：将芯片、封装和PCB的模型通过行为模型（s参数）或等效电路整合为系统级模型，在Keysight ADS等工具中进行小信号或瞬态分析。
（二）隔离设计措施
[*]芯片级隔离
[*]物理间距隔离：将敏感电源的电源迹线与其他PDN保持足够大的距离，防止电源到电源的直接耦合。
[*]接地沟槽隔离：分离敏感电源的接地，避免与其他电源共享返回路径，如电源A通过沟槽隔离接地。
[*]封装与板级设计
[*]电源平面分离：通过布局规划，保持电源平面之间的间距，减少电源间的电容耦合。
[*]接地优化：虽然接地通常保持共用以降低返回路径电感，但可通过封装地平面开槽等方式减少共享返回路径的耦合。
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