LOGIC 原理图问题

yongyg · 发表于 2019-5-30 19:18

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大家好，有个问题想请教一下：这个原理图中SWDIO和SWCLK线有问题吗？我在LOGIC发送网表到LAYOUT时会出现 “数据格式不正确，网络必须包含一个以上管脚信号SWCLK” "正在删除信号SWCLK"。这种问题应该如何破呢？
2345截图20190530113945.png

学海无涯 · 发表于 2019-5-31 08:04

没看出有什么问题。

记好586 · 发表于 2019-5-31 08:07

单枪舞九州 · 发表于 2019-5-31 08:15

支持

bbkhslhj · 发表于 2019-5-31 08:41

yuankunli · 发表于 2019-5-31 08:51

印象中要想两个都不需要上拉吧。你这个问题是不是设置了管脚的配置造成的，一般是影响仿真的

xiaoxiao · 发表于 2019-5-31 08:53

来学习了

bidinghong · 发表于 2019-5-31 08:56

看看学习学习

yongyg · 发表于 2019-5-31 14:38

yuankunli:印象中要想两个都不需要上拉吧。你这个问题是不是设置了管脚的配置造成的，一般是影响仿真的 (2019-05-31 08:51)

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你是指的我做CAE封装出问题？

hyzwxyj · 发表于 2019-6-1 08:42

应该是页面连接符用不一样出现的问题

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