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逆天PCB论坛»论坛 › 综合论坛 › FPGA | CPLD | DSP › 基于FPGA的可配置时序信号发生系统设计
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[资料贡献] 基于FPGA的可配置时序信号发生系统设计

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hzbise2012

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[sell=3,currency]为了满足测试环节对特殊时序信号的要求 ，设计了一种可配置时序信号发生系统 ，可实现多路时序信号的输出 。 该
时序信号发生系统由上位机和下位机两部分组成 ，上位机软件对输出的时序信号进行配置 ，下位机采用 STM３２ ＋ FPGA 相结
合的硬件结构 ，实现配置后的多路时序信号输出 。 由于下位机的 STM３２ 芯片与 FPGA 采用两个不同的时钟 ，因此在 FPGA
内使用异步 FIFO 实现与 STM３２ 芯片的数据通信 ，有效实现了两者之间的并行数据传输 。

基于FPGA的可配置时序信号发生系统设计.pdf

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mj8abcd
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chinachen

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