高速互联技术：一文读懂CXL的演进、架构和应用形态

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CXL起源   CXL的起源可追溯到数据中心和高性能计算领域对更快速、更高效互联技术的需求。过去，HDD磁盘和内存之间差距很多，但随着SSD、NVMe 设备的出现逐渐弥补了中间的鸿沟。然而即使采用了NVMe设备，其与内存的差异仍然有10倍以上。  CXL的出现很好地解决了这个问题，通过将设备挂载到PCIe总线上，CXL实现了设备到CPU之间的互联，实现了存储计算分离。CXL 还允许 CPU 以低延迟和高带宽访问连接设备上更大的内存池，从而扩展内存。
  于2019年3月，由英特尔牵头，联合阿里巴巴、思科、戴尔、Meta、谷歌、HPE、华为、微软等企业成立CXL联盟。目前联盟董事会成员已扩展至 AMD、Arm、IBM、美光、英伟达等14家核心企业，贡献者超60家，覆盖处理器、服务器、网络、存储等主要领域。

CXL演进

  CXL规范迄今一共发展3个代际，一共4个主要版本，包括1.0版、1.1版、2.0版、3.0版。

CXL 1.0/1.1（2019年3月）

- 基于PCIe 5.0，首次实现主机CPU通过缓存一致性协议访问加速设备的共享内存（Type 2 模式）。

- 1.1版新增设备级内存扩展（Type 3 模式）和一致性加速器模式（Type 1），支持 CPU 与设备间的双向内存共享。

CXL 2.0（2020年11月）

- 基于PCIe 5.0，引入交换连接架构，通过虚拟CXL交换机实现多CPU与多设备的多对多互联，构建分布式内存池。

- 支持设备切割为多个逻辑单元，动态分配内存区域至最多16个 CPU，提升连接灵活性。

- 新增数据加密与完整性保护机制，强化硬件级安全。

CXL 3.0（2023 年 8 月）

- 物理层升级为PCIe 6.0（PAM-4 编码），传输带宽较前代翻倍，x16通道双向带宽达252GB/s。

- 支持多层交换架构，可构建Mesh、Ring等复杂拓扑，节点规模扩展至 4096 个。

- 突破CPU连接限制，允许混搭Type 1/2/3设备，并实现内存区域多CPU并发访问。

- 引入设备间点对点DMA传输，减少CPU中转开销，适配PCIe 6.0的256字节流量控制单元（FLIT）。

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CXL技术架构   CXL标准定义了3个协议，通过标准PCIe 5.0 PHY以32 GT/s传输之前一起动态复用：

• CXL.io协议本质上是经过一定改进的PCIe 5.0协议，用于初始化、链接、设备发现和列举以及寄存器访问。为I/O设备提供了非一致的加载/存储接口。
• CXL.cache协议定义主机和设备之间的交互，允许连接的CXL设备使用请求和响应方法以极低的延迟高效地缓存主机内存。
• CXL.mem协议提供主机处理器，可以使用加载和存储命令访问设备连接的内存，此时主机 CPU 充当主设备，CXL 设备充当从属设备，并且可以支持易失性和持久性存储器架构。
  
  

  如图所示，CXL.cache和 CXL.mem合并且共享一个公共链路和事务层，而CXL.io 自己的链路和事务层。

  三个协议产生的数据都通过仲裁和多路复用 (ARB/MUX) 模块一起动态复用，然后被移交到 PCIe 5.0 PHY，进而以 32GT/s 的速度进行传输。

CXL设备形态   CXL有三种设备形态：- Type 1：没有独立内存的加速设备（如视频编码卡），通过CXL.io、CXL.cache共享CPU内存，降低硬件成本。

- Type 2：带高性能内存（GDDR或HBM）的通用加速设备（如GPU、FPGA），设备可以使用CXL.io、CXL.cache 和 CXL.mem协议，双向共享内存，优化资源利用率。

- Type 3：内存扩展设备（如DRAM/SCM卡），设备可以通过CXL.io 和 CXL.mem 协议，为CPU提供容量与带宽扩展，缓解内存墙问题。

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CXL的未来   CXL未来将聚焦性能提升与场景拓展。

  性能上，依托PCIe迭代提升带宽，优化协议降低延迟，满足AI训练、实时计算等场景需求；

  应用上，推动数据中心内存与计算资源池化，深化边缘计算本地协作；

  生态方面，吸引更多产业链企业协同，提升设备兼容性与标准化，加速技术普及，助力构建高效异构计算架构，成为未来计算产业的核心基础设施。

总结

  CXL通过标准化内存共享与高速互联，正推动数据中心从“CPU 为中心”向“内存池化、异构协同”演进，有望成为下一代计算架构的核心基础设施。