【光刻技术】高数值孔径EUV光刻机来了—— SPIE先进光刻与图案成型大会2025 综合报道（4）

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低数值孔径EUV：掩膜板寿命与掩膜板保护膜技术

尽管低数值孔径EUV已成为一项“成熟 ”技术，并已大批量使用了五年多，但它仍是研发的重点。保护膜技术是这一生态系统的关键部分，直到最近才得到广泛应用。Pellicle是一种保护性薄膜，用于捕捉微尘并使其远离掩膜板，从而防止每次曝光时重复出现任何微尘导致的图形缺陷（这会影响整批晶片的良率）。如果没有保护膜，掩膜板上的一个微粒可能会在被检测到之前毁掉成千上万个晶片，并给工厂带来数百万美元的经济损失。

掩膜板保护膜阻止空气中的微尘附着于曝光图形的焦平面上，防止了曝光过程中因污染导致的重复的图形缺陷。图片来源：Mitsui

在上一代的投影光刻技术中，保护膜是标准配置。它们是一种未得到充分重视的保护性部件，能够有效地防止大批量报废事故的发生。紫外光掩膜是100% 透明的，能将掩膜图像完全密封在保护腔中，而且通常能在掩膜板的整个使用寿命期内（数百万次曝光）保持不变。

对于极紫外光刻（EUV）而言，使用掩膜板则面临一些重大挑战。EUV 系统在近乎真空的环境中运行，因此在外界大气压强环境和真空腔之间移动密封的掩膜板，会对厚度不到100 纳米的保护膜造成严重的压力。此外，光路中的任何分子或薄膜，在吸收EUV 光时都会升温，有可能在热量聚集处被烧穿。薄膜上的热应力是导致故障的主要原因。EUV掩膜板保护膜的使用寿命远不及DUV掩膜板保护膜。

台积电至少在数年前就开始大量使用专用的EUV掩膜板保护膜，而第三方供应商提供的保护膜则相对滞后，现在才刚刚被其他芯片制造商采用。这是一个棘手的材料科学问题：保护膜必须在整个生命周期内承受1000°C的极端环境、附近高能量态的氢等离子体的轰击、以及远超10 Gs的加速度。而且它们的厚度只能达到10纳米量集，以避免吸收产生成本极高的极紫外光。

如今的保护膜在更换前大约可以承受一万次晶片曝光。保护膜必须在失效前更换，因为保护膜在接近使用寿命时，容易发生脆性断裂，这会导致保护膜碎片喷射到掩膜板和价值数百万美元的光学器件上。随着光源功率的不断提高，对于现有材料来说，对保护膜的热效应将变得非常强。目前使用的金属硅化物保护膜，不太可能在这一代600 瓦EUV光源之后继续使用。

图片来源：Lintec

碳纳米管(CNT)保护膜可能是下一代解决方案。在本次会议和去年9 月的国际光学工程学会EUV会议上展示的结果证明，除了成本需要降低之外，碳纳米管保护膜可以满足大多数技术要求。过去一年多的研究发现，在某些情况下，碳纳米管保护膜的寿命可以随着光源功率的增加而延长。

假设材料能承受更高的热量（金属硅化物不能，但CNT可以），那么保护膜就能承受大于1 kW的EUV光源功率。这足以满足ASML 至少到本世纪末的技术规划图的要求。其机理是氢等离子体中的一种反直觉效应。在掩膜附近使用氢流，是为了防止颗粒污染曝光图案的表面。但氢气在吸收部分极紫外光后会变成等离子体，然而，这种高能等离子体会蚀刻胶层材料，使其逐渐变薄直至失效。

由于氢等离子体在高能量状态下胶层的蚀刻速度更快，因此较高的源功率通常会导致较低的保护膜寿命，但功率-寿命曲线会出现一个拐点（大约在600W）。在这个拐点处，等离子体的能量变得非常高，以至于蚀刻速率降低——其化学机理是，高能量状态的氢从保护膜表面迅速脱吸附，以至于氢没有时间与胶层进行蚀刻反应。其结果是，CNT保护膜的寿命随源功率的增加而提高。

芬兰初创公司Canatu 和 Lintec 正在努力降低 CNT 保护膜的成本，以便尽早适配在几年后推出下一代EUV光源。

美光公司谈EUV掩膜板保护膜：EUV光源功率的提升，导致保护膜的寿命缩短，技术成熟度有欠缺，尚未能用于大规模生产。图片来源：美光公司

鉴于目前的保护膜在使用寿命、成本和图形污染缺陷方面仍不尽如人意，某些芯片制造商尚未采用EUV掩膜板保护膜。没有了保护膜的保护，掩膜板的清洁变得至关重要，以避免掩膜板受污染导致出现不需要的图形缺陷。这就引入了一种微妙的平衡，因为清洁太少会增加曝光图形中污染颗粒引起缺陷的风险，但清洁太多又会磨损掩膜板图案，毁掉价值百万美元的掩膜板。

美光公司做了一个有意思的报告，内容是关于清洁工艺对DRAM相关的各种结构的影响（如周期约30 纳米的平行线图案，以及小于40 纳米的二维图案）。他们展示了聚焦深度和曝光宽容度（图形曝光时，可接受的曝光剂量变化）。晶片上图案的临界尺寸（随曝光剂量变化）受清洁次数的影响。掩膜板的性能在多次清洁后会明显降低，结论是：（1）掩膜板的设计应针对清洁复原能力进行优化；（2）在清洁使掩膜板的性能降低到无法使用的程度之前，EUV掩膜板可进行约200,000 次晶圆曝光。

图片来源：美光公司

互补图案：图案成形

由于EUV曝光是最昂贵的工艺步骤，因此芯片制造商会尽力减少EUV工艺的使用量。图案成型和定向自组装（DSA）是两项领先的“互补 ”技术，可减少 EUV 的使用量（这并不等于完全取代 EUV，只是减少多重图案成型，以经济的方式运行扫描仪）。

图案成形在技术层面更为成熟——英特尔和其他公司可能已经在大规模量产中采用了这种技术。它是一种定向蚀刻设备，用于平滑和扩展图形线宽。低剂量的EUV曝光成本更低，因为扫描仪可以以更高的吞吐量运行，但线宽粗糙度（LWR）通常较差。图案成形可以使线条平滑，以较低的总成本达到LWR的技术要求。

小的尖端到尖端距离（即图案中相邻线条末端之间的距离）是接近低数值孔径EUV分辨率极限的一个技术挑战。通常情况下，需要进行第二次EUV 曝光来“切割 ”线条，而不是尝试在一次曝光中打印出独立的线条。与之不同的是，图案成形技术可用于在一次EUV曝光后“推动”线条。线条末端朝一个方向蚀刻，使其更靠近相邻线条的末端。这意味着最初的EUV曝光有更大的线条末端到末端距离，不需要第二次切割掩膜。这也有可能为曝光图形的设计规则提供一些灵活性，尖端到尖端（T2T）的尺寸通常在设计规则中受到限制，因为难以对其进行图案化，而通过降低分辨率限制，金属化工艺中的通孔间距可以更近。

图案成型技术的应用，尖端到尖端间距减小（左2图）最为实用。图片来源：英特尔

图片来源：IMEC

AMAT的Sculpta设备似乎享有先发优势，英特尔和imec 特别将该工具用于研究和大规模量产。TEL公司的Acrevia设备取得了令人鼓舞的成果，但没有提及与Sculpta相比的经济性。值得注意的是，Acrevia使用的小光束与扫描仪曝光区域的大小大致相同，而Sculpta使用的是横跨整个晶片的帘式光束。小光束可能会提高控制能力，因为蚀刻光束的参数可以根据每个区域进行调整。但它也可能更昂贵，因为工具逐个区域扫描，需要昂贵的运动平台，可能会降低吞吐量。

Lam 公司也宣布了一种定向蚀刻“图案成型”设备，但没有公开相关的数据。无论如何，“图案成形”的结果总体上看起来很好，而且至少有一家大客户在大规模量产中采用了这种方法，因此可以推断，未来的新工艺将尽可能采用这种方法。这在EUV层数和吞吐量方面的成本节省是非常可观的。

互补图案：定向自组装技术（DSA）

在过去几年的国际光学工程学会展会上，英特尔曾倡导将DSA用于20纳米以下间距的1x 金属图案化。经DSA校正的EUV图案具有显著的产量优势，曝光剂量最多可减少60%，这意味着可实现更高的产量和更低的成本。

今年，英特尔增加了一个新的应用案例：栅极触点。虽然与1x金属图案相比，栅极间距明显放宽，但特征尺寸的差异对这一层来说是一个挑战。特别是将栅极触点与源极/漏极触点隔离开来的间隔层，其要求与严格的1x金属图案一样苛刻。间隔层的特征尺寸约为栅极间距的四分之一，曝光图案中存在的任何线宽粗糙度都会造成严重的电路开路/短路问题。

英特尔的定向自组装技术（DSA）论坛展示了两个应用场景：后端工艺-自对准多次曝光金属层，以及前端工艺-栅极接触点制造（结构在横向有间隙）；图片来源：英特尔

结果表明，在应用DSA技术改善EUV曝光图形时，特征尺寸的工艺窗口得到了很大的改善。虽然英特尔没有分享器件良率数据，但他们根据线宽粗糙度的改进进行了模拟，结果表明DSA工艺的良率提高了10%以上。随着将前端工艺放在显微镜下进行良率测试，DSA 可能会在金属层方面得到应用。

DSA 的整体发展势头正在增强。在本届国际光学工程学会上，我们看到了更多的DSA论文和潜在客户，而不仅仅是材料供应商。英特尔（Intel）对这一话题一直持积极态度，IBM 甚至将DSA纳入了其光刻技术规划图。

IBM公司光刻技术规划图；图片来源：IBM

DSA在栅极间隔图案中的应用，改进了其工艺余量；图片来源：英特尔

英特尔前端工艺DSA技术良率模拟结果，良率提升>10%；图片来源：英特尔；

超高数值孔径EUV

当许多论文都在关注高数值孔径的引入时，ASML 已经开始推出下一代超高数值孔径EUV。顾名思义，它是高数值孔径战略的延续，具有类似的优势和挑战。

ASML技术规划图，超高数值孔径EUV“有机会”在203X十年中的早期开始应用；

图片来源：ASML

蔡司（Zeiss）为其开了绿灯，称超高数值孔径EUV的透镜是可行的。为高数值孔径EUV投影光学元件开发的基础设施，在设计之初就考虑到了与0.75超高数值孔径EUV的兼容性。这是从超高数值孔径EUV关键路径中删除的一个重要项目，这一点非常重要，因为镜面制造是超高数值孔径EUV最大的技术风险之一。

但是，在经济和技术方面仍然存在严重的风险。聚焦深度已经是高数值孔径的一个关键挑战，而且聚焦深度会随着数值孔径的平方而减小。这意味着在其他条件相同的情况下，超高数值孔径EUV的聚焦深度接近高数值孔径EUV的一半。印刷间距在十几或几个纳米范围内的特征图形，将需要比现在的金属氧化物光刻胶（MOR）更薄的光刻胶，同时还需要进一步改进扫描仪的聚焦控制。

随着聚焦深度的缩小，晶圆形貌也成为一个令人担忧的问题。需要采用新的平面化技术来实现纳米级的拓扑控制。佳能的喷墨平面化方法目前还处于保密阶段，但我们将密切关注。

超高数值孔径EUV的经济性，也是一个悬而未决的问题。鉴于高数值孔径EUV面临的成本挑战，目前还不清楚扫描仪价格的进一步增加，对芯片制造商来说是否可接受。

ASML 提出，第一个CFET（互补场效应晶体管）节点（2030 年以后，可能更接近 2035 年）将需要超高数值孔径EUV。他们似乎需要先让主要客户完全支持高数值孔径EUV，然后才能为超高数值孔径EUV积聚动力。

ASML超高数值孔径EUV屏蔽层，10 纳米厚度光刻胶，需要材料供应商开发的MOR正胶，除聚焦深度还存在技术问题外，系统集成无障碍。图片来源：ASML