3D-IC技术的演进：先进芯片集成的挑战与机遇

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引言

3D-IC技术代表了半导体设计领域最令人兴奋的进步之一，可能标志着集成电路发展的新阶段。尽管这一概念在业界引起了广泛关注，但由于技术复杂性和成本考量，目前仅有少数公司采用。本文探讨3D-IC技术的现状，分析其优势、挑战以及更广泛市场应用的潜力[1]。

理解3D-IC格局

3D-IC集成的旅程始于近十年前，当时就有尝试创建用于构建Chiplet的架构。最初的愿景既民主又雄心勃勃——定义一种结构，让多个Chiplet可以组合起来实现特定功能。预期的奇迹将来自于用更高效的连接替代耗电的接口，将复杂、昂贵的系统转变为更高效的基于Chiplet的替代方案。

"十年前，我们尝试创建一种用于构建Chiplet的架构，"Marvell技术副总裁兼定制解决方案CTO Mark Kuemerle解释道。"我们有崇高的目标，非常民主地能够定义一种结构，人们可以将多个Chiplet组合在一起构建给定功能。"

尽管有这些抱负，但该技术并未如预期般普及。相反，实施能力仍集中在少数几家拥有资源和专业知识来应对复杂开发环境的公司。这种集中引发了关于3D-IC技术未来可及性的重要问题，以及它是否真能向更广泛的市场开放。

推动3D-IC采用的动力来自几个关键因素。一个重要驱动因素是越来越多虽然必不可少但不提供差异化的内容。对于6G无线通信等应用，随着天线间距缩小到可以在封装内集成阵列贴片天线的规模，3D-IC提供了令人信服的优势。

正如西门子EDA中央工程解决方案总监Pratyush Kamal所指出："大众市场离采用3D-IC还有几年的时间，但有些应用非常适合，而且美国政府非常关注这些应用。"

图1显示了传统基于PCB的设计与基于Chiplet的设计的对比，说明Chiplet如何代表半导体技术的未来方向。来源：Eliyan

领导者与追随者之间日益扩大的差距

历史上，推动新技术的公司资助了必要的研发工作，这些最终扩展到更广泛的市场。然而，对于3D-IC，我们正在目睹一个令人担忧的趋势：行业领导者走在前面，而主流采用却落后。

"行业领导者将首先采用这种先进的新技术，广泛的假设是行业将会跟进，"Ansys产品营销总监Marc Swinnen解释道。"但两者之间存在越来越大的差距。领先者已经超过了大众，并且正在领先于主流。"

这种日益扩大的差距为竞争性替代创造了可能。落后于掌握3D-IC技术的竞争对手两三年的公司可能面临严重的市场定位劣势。这种分层突显了必须采用这些先进技术以保持竞争力的公司与那些等待更大可及性的公司之间的区别。

Chiplet通过允许在封装上放置更多硅，使尖端开发成为可能，帮助在摩尔定律显著放缓的时期提高性能。除了性能扩展，3D-IC技术还提供众多优势，包括更低的功耗和小型化。这些优势使该技术在从移动设备到高端应用（如AI、超级计算机和数据中心）的各种应用中具有吸引力。

正如Rapidus Design Solutions现场CTO Rozalia Beica所解释："3D-IC技术提供了众多优势，包括提高性能、降低功耗和小型化。应用范围从移动设备到高端用途，如AI、超级计算机和数据中心。"

大型芯片还是小型PCB？架构困境

讨论3D-IC时出现了一个重要的概念区分：是关于缩小PCB上的所有内容，还是分解以前的单片芯片？根据Ansys的Swinnen的说法，人们倾向于互换比较基准，这并不完全公平。

"PCB变成更小的系统——那就是SoC，"Swinnen澄清道。"如果你担心获得比PCB更好的性能，那么你就转向SoC。这是自然演进。这是我们40年来一直在做的事情。向多个Chiplet的分解不是因为你试图压缩PCB，而是因为你试图将原本是单片芯片的东西分解开来。"

然而，情况并非总是如此。早期的成功案例如高带宽内存(HBM)展示了如何将外部组件引入封装。随着功能需求的增加，用单片SoC结构实现变得越来越困难。

Rapidus的Beica指出："并非所有功能都需要前沿设计。虽然前沿设计优先考虑最高性能目标和最小尺寸因素，但当异构性重要且系统内需要更多功能时，这些方法可能不是最有效的方式。"

如果Chiplet随时可用，3D-IC确实可以在封装内充当PCB。在过去20年中，PCB对芯片间带宽的限制增加不到两个数量级，而芯片自身则增加了五个数量级。这种差异显著地促成了内存和I/O墙。

正如Eliyan首席执行官兼联合创始人Ramin Farjadrad所解释："通过将等同于PCB的东西移到封装内部，我们称之为凸点或微凸点的球密度显著提高。芯片之间的距离显著减少。你在这些芯片之间获得了更高的带宽，功耗更低。"

克服单片约束

持续的单片进步面临着产量约束，特别是当设计接近光罩限制时。由于产量问题，大型硅片在达到这些限制之前就已经成为问题。当生产不能盈利时，继续进行就没有意义了。

"如果你想构建一大块硅片，那么不仅在光罩限制处，甚至在此之前，你就会开始遇到产量问题，"Cadence的SSG产品营销总监Mayank Bhatnagar解释道。"如果不能盈利地生产，实际上就没有意义了。"

领先节点并非所有组件都必需。例如，AI要求芯片上越来越多的SRAM，然而SRAM的缩放速度并未与其他组件相同。理论上最小的SRAM位单元在5nm时达到，之后尺寸开始增加。更令人担忧的是，每位单元的成本在达到5nm之前就已经停止缩放。

西门子的Kamal解释："虽然我们通过7nm和5nm缩小，但位单元方面的成本每位更高。两件事情正在发生。你需要更多SRAM，而SRAM更昂贵。"

3D配置中芯片之间的近距离接口，几乎零延迟，允许实验不同的层次结构和缓存结构。理想情况下，每个组件都使用最适合其目的的技术。

"我们可以在尖端技术中构建巨大的芯片，而Chiplet成为帮助我们做到这一点的支撑，"Kuemerle说。"我们将东西分解成更多的部分，这样我们可以取巧，获得比在一个集成流片中可能拥有的更多硅。"

成本效益和市场采用

数据中心领域，特别是随着AI应用的激增，展现出显著的价格不敏感性。对高性能、复杂、大型硅系统的溢价合理化了大量投资。在技术变得更加经济实惠或其他市场领域找到自己引人注目的3D集成应用之前，更广泛的采用可能会保持缓慢。

例如，移动客户还没有准备好采用3D-IC，因为尽管已经达到缩放限制，经济性仍然说不通。从5nm到3nm再到2nm的递增收益成本巨大。向这些节点的过渡主要是由最大化晶体管性能的需求驱动的，特别是采用全环绕栅极(GAA)等新架构。

公司面临两个重大障碍：采用全新的设计和封装方法，以及从单一流片转向多流片。正如Blue Cheetah首席执行官Elad Alon所解释："对一家公司来说，采用Chiplet风格的设计可能是有意义的。这意味着需要多个掩模组，可能需要多次流片，与在先进节点的大型单片芯片相比，初始NRE成本难以承受。"

未来的技术挑战

几个技术挑战仍需改进。混合键合代表了3D集成特别有前途的方法，提供热量挑战解决、高连接性和低功耗。然而，这涉及将硅片减薄至非常小的厚度，并在非常精细的间距上集成铜对铜键合——当与多个供应商合作时，这些挑战变得特别复杂。

HBM仍然使用微凸点将内存连接到主芯片，尽管内存提供商正在开发混合键合方法。消除PHY可能增加大量性能，但需要非常精细的3D互连，目前只能通过晶圆对晶圆级堆叠实现。

功率密度和热挑战正成为众所周知的问题，但还存在其他考虑因素。当金属出现在晶体管堆栈的两侧时，计量变得具有挑战性。用于调查目的的X射线照相或视觉扫描等技术变得困难。此外，通常用于通过访问硅背面进行调试的聚焦离子束方法变得不可能。

异构堆叠带来更多复杂性，特别是关于新旧技术节点之间的信号级别兼容性。正如Fraunhofer IIS的Andy Heinig所解释："更新的节点需要更低的水平，而旧节点需要更高的信号水平。在这个领域实现兼容性是一个挑战。"

3D集成的另一个约束是芯片之间的尺寸匹配。不匹配的尺寸会导致面积浪费。虽然晶圆上芯片集成可以适应尺寸差异，但这减少了在晶圆级封装或集成阶段可处理的芯片数量，造成了吞吐量挑战。

结论

3D-IC技术对IP和半导体行业具有变革潜力，但目前仍然是一个昂贵的选择，主要适用于由AI需求驱动的数据中心环境。许多挑战仍未解决，表明更广泛的市场采用——"大众化的3D-IC"——仍是未来前景而非即刻现实。

在3D-IC能够扩展到垂直集成公司之外之前，需要对接口、标准、工具和方法进行大量工作。这些关键发展将在后续讨论中进行检验，描绘通向更易获取和多用途3D集成技术的路径。