超过200-Gb/s PAM4 ADC和DAC收发器技术

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引言

人工智能和机器学习技术的快速发展推动了数据中心吞吐量需求的大幅增长，促使收发器技术不断进步。自采用ADC基带SerDes PHY以来，工艺缩放使吞吐量每2-3年翻倍。现代收发器运行速度超过200 Gb/s，采样频率超过100 GS/s，这需要创新的解决方案来克服信号完整性限制，提高ADC接收器和DAC发送器的信噪比[1]。

图1. ADC基带有线收发器系统架构框图，展示了发送器、接收器和数字信号处理模块等关键组件。

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系统架构与关键组件

收发器架构集成了复杂的模拟和数字构建模块，实现可靠的高速数据传输。发送器部分围绕9-tap数字前馈均衡器构建，该均衡器对信号预加重提供精确控制。均衡器与高精度7位DAC配合工作，实现伪差分电流模式逻辑来生成输出信号。时钟生成系统采用LC-PLL架构，配备精心设计的分配网络，在高频下保持信号完整性。

接收器部分始于精确调谐的输入匹配网络，优化信号耦合。前端连续时间线性均衡器(CTLE)补偿信道损耗，与可变增益放大器协同工作以维持最佳信号电平。关键的时间交错SAR-ADC通过采用相位插值的复杂时钟分配系统提供高速模数转换。

图2. BER/SNR性能与奈奎斯特频率下信道插入损耗的关系图，展示了各种信号处理技术的有效性。

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先进信号处理技术

现代收发器中实现了复杂的数字信号处理技术。系统同时采用最大似然序列检测(MLSD)、传统前馈均衡(FFE)和判决反馈均衡(DFE)方法。这种组合使系统能够在插入损耗超过40 dB的信道上运行，同时保持可接受的比特错误率。

图3. 详细的接收器架构，展示了模拟前端、ADC阵列、时钟生成和数字处理模块，实现稳健的信号恢复。

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实现与性能

在先进的3nm CMOS工艺中，收发器实现了多项突破性能力。模拟前端设计采用了高级线路技术，在极高频率下保持信号完整性。CTLE和VGA级采用经过精心优化的拓扑结构，提供必要的增益同时保持足够的带宽。

图4. AFE线路图，展示了模拟前端的实现，包括CTLE和VGA级。

该系统实现了显著的性能指标，支持奈奎斯特频率下高达40 dB损耗的信道，同时数据速率超过200 Gb/s。通过精心优化线路拓扑和偏置方案，与前代相比大幅提高了功率效率。该设计还集成了电接口和光接口的工作能力，实现广泛的应用覆盖。

图5. 直驱光电收发器实现示意图，展示了电子和光电子组件的集成。

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信号完整性考虑

在超过200 Gb/s的数据速率下，信号完整性变得格外重要。该设计采用多种技术来保持信号质量，包括仔细注意阻抗匹配、最小化寄生效应和优化供电网络。对信道配置进行了广泛的仿真和测试，确保在各种条件下可靠运行。

图6. 用于测试和验证的仿真信道配置的照片和示意图。

图7. 显示仿真封装性能指标的多个图表，包括回波损耗、插入损耗、串扰和群延迟特性。

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测量结果

对系统进行的广泛表征展示了其实际性能。芯片显微照片揭示了为在高频下保持信号完整性而精心设计的布局和线路放置。眼图测量确认了优异的信号质量，具有清晰定义的电平和最小抖动。

图8. 制造的收发器芯片照片，展示了主要线路模块和整体布局。

图9. PAM4眼图测量，展示发送器输出的信号质量指标和一致性结果。

测量结果验证了在224 Gb/s下的成功运行，比特错误率符合行业标准。抖动容限测量展示了稳健的时钟恢复性能，而功耗保持在2.4 pJ/bit以下，相比前代表现出显著的效率提升。

图10. 在23公里光纤链路上的光信号传输质量眼图。

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应用与未来发展

该收发器技术推动了高性能计算网络、数据中心互连和光通信系统的重大进展。与下一代FPGA接口的集成为系统性能的持续提升提供了途径。

图11. 直驱光信道配置的环回直方图，展示BER性能。

这项设计所展示的能力为未来计算和网络应用中的低功耗、低延迟光通信系统提供了基础。先进信号处理技术与尖端半导体工艺的成功集成为高速数据传输系统的持续改进建立了清晰方向。随着数据速率需求继续增长，这些基本构建模块和技术将构成未来几代高速通信系统的基础。

本设计通过系统验证和实际测量，实现了高性能指标。这些技术进步为高速数据通信领域提供了新的解决方案。

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