芯片翘曲感知全芯片建模方法及其在系统技术协同优化中的应用

hdy

现代半导体器件中芯片翘曲挑战的理解

随着半导体技术向更复杂的3D堆叠器件和基于chiplet的设计方向发展，工程师面临着一个日益重要的挑战：芯片翘曲。这种机械变形发生在温度变化导致芯片内不同材料以不同速率膨胀和收缩时，从而引起弯曲和扭曲。对于高带宽内存(HBM)等高性能器件，即使微小的翘曲也会严重影响assembly过程，使精确对准和键合变得极其困难。

预测芯片翘曲的传统方法依赖于代表性体积单元(RVE)模型，这种方法在处理简单重复图案时表现良好。然而，当处理现代芯片设计中的数十亿复杂图案时，这些传统方法就显得力不从心。使用传统有限元方法(FEM)分析整个芯片布局的计算成本变得高得令人望而却步，在设计能力和可靠性分析之间造成了显著差距[1]。

创新方法论：结合AI驱动图案聚类的构建模块方法

三星电子研究人员开发了一种突破性解决方案，通过新颖的设计感知翘曲建模方法论来弥合这一差距。这种方法通过将RVE分析与人工智能驱动的图案聚类相结合，从根本上改变了工程师分析和预测芯片翘曲的方式。

图1：设计感知全芯片翘曲建模方法论的完整工作流程，显示了从布局分析到图案聚类再到最终仿真和翘曲预测的过程。

该方法论始于一个构建模块模型，将全芯片布局划分为可管理的部分。每个部分都经过RVE分析以确定其等效机械特性，然后将这些特性分配给仿真中的相应模块。这种分而治之的方法显著降低了计算需求，同时保持了影响翘曲行为的精细设计细节。

图2：构建模块模型的验证，比较了实际图案化结构与传统单图案RVE模型和提出的全图案RVE方法，显示新方法如何准确捕获机械行为。

为了进一步提高效率，研究人员使用变分自编码器(VAE)架构实现了智能图案聚类系统。这个AI系统将复杂的布局信息压缩到低维空间中，能够将数十亿个相似图案分组为代表性聚类。关键创新在于集成了成对度量学习，将关于图案应力的领域特定知识嵌入到聚类过程中。

图3：用于图案聚类的基于VAE的架构，包括编码器-解码器结构和度量学习实现，确保机械上相似的图案被分组在一起。

度量学习方法证明是关键的，因为具有相似密度的图案可能会根据几何形状产生截然不同的机械响应。通过纳入基于应力的相似性而不是仅仅依赖密度测量，聚类算法确保机械上相似的tile被分组在一起，在显著降低计算复杂性的同时保持准确性。

图4：度量学习在图案聚类中的有效性，显示该方法如何减少密度和RVE特性的簇内方差，导致更准确的机械分组。

计算效率和验证

当检查计算性能时，这种方法的实际益处变得明显。图案聚类方法将周转时间从几天减少到几小时，同时在图案分布表示中保持出色的准确性。

图5：比较了朴素的每tile RVE分析与图案聚类方法之间的计算效率，展示了显著的时间节省，同时保持图案分布准确性。

针对真实世界测量的验证证实了模型的可靠性。当在不同温度条件下对HBM器件进行测试时，预测与测量的芯片翘曲值密切匹配，为实际应用提供了信心。

图6：芯片翘曲预测与不同温度下测量值的验证，芯片翘曲偏斜数据展示了模型与现实之间的出色一致性。

设计洞察和优化机会

经过验证的模型揭示了以前无法获得的翘曲行为洞察。分析显示，薄膜机械特性是影响单层翘曲贡献的主要因素，而层间密度变化对整体芯片翘曲有关键影响。

图7：分解了单层对芯片翘曲的影响，比较了不同建模方法，并突出了从基本机械原理推导的有效薄膜特性的重要性。

区域分析表明，芯片中心附近的外围区域对密度变化表现出更高的敏感性，而分布在整个芯片上的单元区域仍然是翘曲控制的主导因素。这一发现表明，修改位于中心的布局为翘曲减少提供了特别有效的路径。

图8：不同芯片区域密度减少的影响，显示中心附近的外围区域具有高敏感性，而单元区域为翘曲缓解提供了主导贡献。

研究还揭示了BEOL(后端互连)堆叠设计中机械对称性的重要性。堆叠具有平衡厚度的正交金属层有效地补偿了由布线方向引起的各向异性应力，强调了仔细考虑层取向和厚度分布的必要性。

图9：具有平衡厚度的正交金属层堆叠如何补偿由布局中局部各向异性变化引起的翘曲。

系统技术协同优化应用

设计感知翘曲模型为在系统技术协同优化(STCO)范式下同时优化翘曲和性能提供了第一个框架。两个实际案例研究展示了该方法论的潜力。

第一个应用专注于微凸点设计优化。通过实施边缘集中的微凸点布局，同时保持恒定的总凸点数量，工程师可以实现成比例的翘曲减少。中心区域调整与翘曲缓解之间的关系必须与潜在的RC延迟损失进行平衡，为设计决策创造了优化空间。

图10：用于翘曲减少的微凸点放置设计优化，说明了随着中心区域部分变化，翘曲改善与时序裕量退化之间的权衡。

第二个案例研究检查了微凸点下方的电源分配网络(PDN)优化。比较金属宽度变窄方案与金属切割方法表明，切割方法实现了13%的翘曲减少，包括来自各向异性效应的额外5%缓解，而不会产生IR压降损失。

图11：PDN设计优化结果，比较了不同的密度减少方案，显示金属切割方法如何在不损害电气性能的情况下实现显著的翘曲减少。

对未来半导体设计的影响

这种突破性方法论代表了半导体工程师处理机械可靠性和电气性能之间平衡方式的根本转变。通过提供第一个实用的全芯片翘曲分析框架，使设计人员能够对布局修改做出明智决策，这些修改可以在保持甚至改善性能特征的同时提供实质性的翘曲缓解。

这种解决方案的可扩展性将其定位为开发下一代先进封装技术的关键工具，特别是随着行业向日益复杂的3D堆叠和基于chiplet的架构发展。随着半导体系统继续推动性能和集成密度的边界，像这种设计感知翘曲建模方法论这样的工具对于确保先进IC解决方案中的机械稳定性和电气功能都变得必不可少。该方法为工程师提供了一个强大的分析工具，能够在早期设计阶段就考虑翘曲问题，从而避免后期制造中可能出现的昂贵修复和重新设计。